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基于電力網(wǎng)通信芯片的量產(chǎn)測(cè)試研究

來源：電子設(shè)計(jì)工程　作者：繆祎晟林平分　責(zé)任編輯：admin　發(fā)表時(shí)間:2012-06-08 09:22　

電力網(wǎng)通信芯片技術(shù)產(chǎn)品標(biāo)準(zhǔn)其他

核心提示：用來保證芯片的出廠品質(zhì)；而CP測(cè)試主要是在芯片量產(chǎn)初期，晶圓良率不高時(shí)，為了減少對(duì)失效芯片進(jìn)行封裝的費(fèi)用而進(jìn)行的測(cè)試，同時(shí)CP測(cè)試的結(jié)果還可以反饋給晶圓廠家進(jìn)行工藝調(diào)整，以提高良率。其ATE的測(cè)試程序流程圖。

集成電路測(cè)試是對(duì)集成電路或模塊進(jìn)行檢測(cè)，通過測(cè)量對(duì)于集成電路的輸出響應(yīng)和預(yù)期輸出進(jìn)行比較，以確定或評(píng)估集成電路元器件功能和性能的過程。它是驗(yàn)證設(shè)計(jì)、監(jiān)控生產(chǎn)、保證質(zhì)量、分析失效以及指導(dǎo)應(yīng)用的重要手段。按測(cè)試的目的不同，可將測(cè)試分為三類：驗(yàn)證測(cè)試、生產(chǎn)測(cè)試和使用測(cè)試。本文主要討論的內(nèi)容是生產(chǎn)測(cè)試。生產(chǎn)測(cè)試的基本目的是識(shí)別有缺陷的芯片，并防止它們流出制造片進(jìn)入下一級(jí)生產(chǎn)過程，以節(jié)約整體成本。

由于集成電路的集成度不斷提高，測(cè)試的難度和復(fù)雜度也越來越高，當(dāng)前大規(guī)模集成電路生產(chǎn)測(cè)試已經(jīng)完全依賴于自動(dòng)測(cè)試設(shè)備(Auto matic Test Equipment，ATE)。測(cè)試工程師的任務(wù)就是根據(jù)被測(cè)器件(Device Under Test，DUT)的產(chǎn)品規(guī)范(Specification)要求制定測(cè)試方案(Test Plan)，并利用ATE的軟、硬件資源對(duì)DUT施加激勵(lì)信號(hào)、收集響應(yīng)，最后將輸出響應(yīng)與預(yù)期要得到的信號(hào)進(jìn)行對(duì)比或計(jì)算得出測(cè)試結(jié)果，最終判斷芯片能否符合最初設(shè)計(jì)要求以決定出廠或丟棄。測(cè)試失效的芯片可收集返回給生產(chǎn)廠家，分析失效原因以提高良率。按照測(cè)試方案，將芯片測(cè)試分為晶圓測(cè)試(中測(cè)，也叫CP測(cè)試)和封裝測(cè)試(成測(cè)，也叫FT測(cè)試)。其中FT測(cè)試也是就芯片成品的最后一次測(cè)試，用來保證芯片的出廠品質(zhì)；而CP測(cè)試主要是在芯片量產(chǎn)初期，晶圓良率不高時(shí)，為了減少對(duì)失效芯片進(jìn)行封裝的費(fèi)用而進(jìn)行的測(cè)試，同時(shí)CP測(cè)試的結(jié)果還可以反饋給晶圓廠家進(jìn)行工藝調(diào)整，以提高良率。其ATE的測(cè)試程序流程圖。

CP測(cè)試程序的三部分Contact、Sean、BIST都與FT測(cè)試程序中此三部分一致，不同的是錯(cuò)誤處理(Fail deal)部分的處理不同。CP測(cè)試中DUT是整個(gè)晶圓，未通過測(cè)試的芯片可以通過打墨點(diǎn)或是機(jī)器記錄位置的方式標(biāo)記出，待晶圓劃片時(shí)，把錯(cuò)誤芯片分類挑出，稱為分BIN。在FT測(cè)試中，因?yàn)槭且呀?jīng)封裝完成的芯片，所以當(dāng)芯片未通過測(cè)試時(shí)，直接通過機(jī)械手(Handler)將錯(cuò)誤芯片丟棄或分類。FT測(cè)試為了充分利用ATE測(cè)試資源，采用了四同測(cè)的方式；而CP測(cè)試是量產(chǎn)初期過渡項(xiàng)目，為了節(jié)約探針卡制作成本，采用單測(cè)方式。

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