0、引言

低密度奇偶校驗(yàn)(Low Density Parity Check，LDPC)碼是由Gallager博士在1962年首次提出來的，由于LDPC碼的誤碼性能能夠逼近香農(nóng)限，因而在無線通信、衛(wèi)星通信等領(lǐng)域都得到了較多應(yīng)用。中國移動多媒體廣播(CMMB)中使用的就是LDPC糾錯(cuò)編碼。在CMMB標(biāo)準(zhǔn)中，LDPC碼長為9216，可支持1／2和3／4兩種碼率。作者通過深入分析CMMB中LDPC碼校驗(yàn)矩陣的特點(diǎn)，采用了一種合適的硬件實(shí)現(xiàn)結(jié)構(gòu)，因而在保證譯碼器較高性能和較快譯碼速度的情況下，以較低的硬件資源實(shí)現(xiàn)了兩種碼率的復(fù)用。

1、CMMB標(biāo)準(zhǔn)中的LDPC譯碼算法

1．1 CMMB中LDPC碼的主要特征

CMMB采用規(guī)則的LDPC碼，兩種碼率的LDPC校驗(yàn)矩陣有類似的規(guī)律。CMMB中1／2碼率的LDPC碼校驗(yàn)矩陣為一個(gè)4608x9216的矩陣，進(jìn)一步可劃分為256個(gè)18x9216行子矩陣。其中下一個(gè)行子矩陣是上一個(gè)行子矩陣的向右循環(huán)移36位，每一個(gè)行子矩陣的行重都為6；也可以把它劃分為256個(gè)4608x36列子矩陣，其中后一個(gè)列子矩陣是前一個(gè)列子矩陣的向下循環(huán)移18位，每一個(gè)列子矩陣的列重都為3。同理，3／4碼率的矩陣也可以進(jìn)行類似的劃分，可劃分為256個(gè)9x9216的行子矩陣，每個(gè)行子矩陣的行重為12；當(dāng)然，也可以分為256個(gè)2304x36，列重為3的列子矩陣。從校驗(yàn)矩陣的特點(diǎn)可以看出，只要存儲器能存儲一個(gè)行或列子矩陣的非零元素，則利用這些非零元素，就可以恢復(fù)出整個(gè)校驗(yàn)矩陣，從而進(jìn)行譯碼。而且更為重要的是，對于同種碼率，行子矩陣組和列子矩陣組之間在非零元素位置上有著潛在的對應(yīng)關(guān)系。本文正是通過挖掘這種潛在的對應(yīng)關(guān)系，設(shè)計(jì)出了一種獨(dú)特的存儲器調(diào)用控制策略，并成功實(shí)現(xiàn)了復(fù)用RAM的同時(shí)，滿足了兩種碼率的硬件結(jié)構(gòu)。

1．2 LDPC譯碼算法

常用的LDPC碼譯碼算法為置信度傳遞解碼算法(BP decoding)。該算法相對比較成熟，性能非常優(yōu)異。但是，BP算法中的f(x)函數(shù)包含對數(shù)運(yùn)算和指數(shù)運(yùn)算，這些復(fù)雜運(yùn)算大大增加了BP譯碼器的運(yùn)算量和復(fù)雜度。Fossorier等在1999年提出了一種min-sum譯碼算法，即利用一種近似的方法來處理BP算法中的f(x)函數(shù)，以將對數(shù)和指數(shù)運(yùn)算化簡為乘法和比較運(yùn)算，從而減少了譯碼器的運(yùn)算量，但該方法在性能上也有一定損失。后來，Jinghu Chen和Fossorier又提出了修正的min-sum算法。在碼長較長的情況下，修正的min-sum算法比BP算法性能只差0．03～0．05 dB，而在算法復(fù)雜度上則只需要乘以一個(gè)常量修正因子。基于以上分析，本文采用修正的min-sum算法來進(jìn)行迭代更新，此更新分為校驗(yàn)節(jié)點(diǎn)更新和變量節(jié)點(diǎn)更新。其迭代譯碼步驟分為兩步。
第一步是初始化，即對每個(gè)m和n，
其次是迭代過程。而每次迭代又包括以下3個(gè)步驟：

 

從而達(dá)到預(yù)定的迭代次數(shù)。否則重新更新Qm=n并開始下一輪迭代。上面式中的k表示第k次迭代。

記集合N(m)表示與校驗(yàn)節(jié)點(diǎn)相連的所有變量節(jié)點(diǎn)；集合M(n)表示與變量節(jié)點(diǎn)相連的所有校驗(yàn)節(jié)點(diǎn)；N(m)＼n表示N(m)中除去變量節(jié)點(diǎn)n，同理，M(n)＼m表示M(n)中除去校驗(yàn)節(jié)點(diǎn)m。α一般取值為0．6～0．9，本系統(tǒng)中通過C模型浮點(diǎn)和定點(diǎn)仿真，可以得到α的最佳取值約為0．8，為了便于移位實(shí)現(xiàn)，取值為0．7875或者0．8125均可。

2、CMMB中LDPC譯碼器的硬件實(shí)現(xiàn)

2．1 譯碼器總體結(jié)構(gòu)

LDPC碼的譯碼器通常有串行結(jié)構(gòu)、并行結(jié)構(gòu)和部分并行結(jié)構(gòu)等。根據(jù)校驗(yàn)矩陣的特點(diǎn)，LDPC部分并行譯碼結(jié)構(gòu)可簡單分為輸入和輸出存儲單元、VNU(變量節(jié)點(diǎn)運(yùn)算)單元、CNU(校驗(yàn)節(jié)點(diǎn)運(yùn)算)單元和中間結(jié)果存儲單元。其譯碼器結(jié)構(gòu)如圖1所示。為了便于ASIC實(shí)現(xiàn)，本文采用單端口RAM，每塊RAM由一個(gè)控制器控制以實(shí)現(xiàn)不同碼率的地址初始化、讀RAM、寫RAM等操作。(責(zé)任編輯：admin)