為了防止所研發(fā)的電子產(chǎn)品被非法克隆，一種有效的方法是采用硬加密技術(shù)對電子產(chǎn)品進(jìn)行保護(hù)。硬加密技術(shù)是指依賴特定的硬件實(shí)現(xiàn)系統(tǒng)保護(hù)，主機(jī)需要訪問相應(yīng)的硬件進(jìn)行認(rèn)證后才能正常工作，具有抗解密強(qiáng)度高，穩(wěn)定性和兼容性好等優(yōu)點(diǎn)。

本文所研究的電子系統(tǒng)認(rèn)證芯片是基于硬加密技術(shù)采用專用集成電路(ASIC)設(shè)計(jì)的方法來實(shí)現(xiàn)的。由于ASIC上有特殊算法，PCB和一些硬件可能被復(fù)制，但是無法復(fù)制ASIC的加密數(shù)據(jù)，保密性更強(qiáng)。該芯片采用RSA加密算法，它是非對稱密鑰密碼體制的代表，其安全性在于找到兩個(gè)大素?cái)?shù)p和q比較容易；但目前沒有有效的方法從p和q的乘積N中分解出p和q。有專家建議，普通公司使用1 024位的密鑰就可以保證資料的安全性，因此該系統(tǒng)認(rèn)證芯片采用密鑰為1 024位的RSA加密算法。

該電子系統(tǒng)認(rèn)證芯片采用SMIC 0．18μm 6層金屬工藝，在SoC Eneounter平臺上進(jìn)行物理設(shè)計(jì)。為了了解整個(gè)芯片的布線擁塞程度和功耗的大概情況，進(jìn)行正式設(shè)計(jì)之前，對該芯片進(jìn)行預(yù)設(shè)計(jì)；通過預(yù)設(shè)計(jì)的結(jié)果分析芯片的布線擁塞情況，并對布局布線后的功耗進(jìn)行預(yù)估。在分析預(yù)設(shè)計(jì)的基礎(chǔ)上，針對預(yù)設(shè)計(jì)中存在的問題對芯片進(jìn)行詳細(xì)的電源規(guī)劃，為整個(gè)芯片設(shè)計(jì)出一個(gè)合理的供電網(wǎng)絡(luò)，使最終的設(shè)計(jì)實(shí)現(xiàn)面積優(yōu)化，并且滿足功耗、時(shí)序等要求。

1 功耗預(yù)估

預(yù)設(shè)計(jì)采用75％的利用率，對該電子系統(tǒng)認(rèn)證芯片進(jìn)行了粗略的布圖規(guī)劃，僅設(shè)計(jì)了寬度為10 μm的電源環(huán)。為了使芯片功耗的分析結(jié)果更接近實(shí)際，對該芯片進(jìn)行了布局、時(shí)鐘樹綜合和詳細(xì)布線等步驟。在時(shí)序收斂的前提下，進(jìn)行功耗分析，工作電壓VDD為1．8 V，得到芯片的總功耗為115．41 mW，包括開關(guān)功耗(Switehing Power)、內(nèi)部功耗(Internal Power)和泄露功耗(Leakage Power)。但是芯片中存在IRDrop違規(guī)(即芯片中的電壓降超過了5％VDD)，如圖1所示，左上角的對話框中列出了存在IR Drop違規(guī)的地方，具體位置在版圖中的深色區(qū)域。一般情況下，5％的電壓降會增大10％～15％的線延遲，會產(chǎn)生時(shí)序違規(guī)，使芯片處于不正常的工作狀態(tài)，因此，需要在后續(xù)設(shè)計(jì)中進(jìn)行詳細(xì)的電源規(guī)劃。

采用75％的利用率進(jìn)行詳細(xì)布線后發(fā)現(xiàn)，版圖中的布線擁塞情況并不嚴(yán)重，Meta15和Meta16的布線資源均比較寬裕。一些研究表明，芯片成本與芯片面積的4次方成正比。為了降低成本，應(yīng)盡可能減小芯片面積。經(jīng)過反復(fù)嘗試之后，確定芯片的利用率為80％，芯片內(nèi)核(Core)面積約為2．474 mm2，總面積約為3．5 mm2，比預(yù)設(shè)計(jì)時(shí)減小了約0．12 mm2。

2 電源規(guī)劃

在該電子系統(tǒng)認(rèn)證芯片的預(yù)設(shè)計(jì)階段，存在IRDrop的違規(guī)，因此必須通過電源規(guī)劃來設(shè)計(jì)芯片的供電網(wǎng)絡(luò)，以消除IR Drop違規(guī)。電源規(guī)劃的總體步驟包括全局電源網(wǎng)絡(luò)的連接、電源／地Pad規(guī)劃、電源環(huán)的設(shè)計(jì)和電源條的設(shè)計(jì)。

2．1 連接全局電源

全局電源網(wǎng)絡(luò)的連接是指把相應(yīng)的端口和網(wǎng)絡(luò)連接到合適的電源和接地網(wǎng)絡(luò)上，從而使整個(gè)芯片供電網(wǎng)絡(luò)的設(shè)計(jì)以及后續(xù)的步驟可以順利完成�？梢酝ㄟ^選擇“Floorplan”菜單列表中的“Connect Global Net”選項(xiàng)進(jìn)行連接，也可以通過在終端中輸入命令“global-NetCon-nect”進(jìn)行連接。

2．2 電源／地Pad規(guī)劃

2．2．1 確定供電Pad的數(shù)量

根據(jù)功耗分析所得芯片內(nèi)核正常工作的功耗值，根據(jù)式(1)可以計(jì)算出所需給內(nèi)核供電的電源／地Pad的最小數(shù)量m。

式中：PAVG為芯片內(nèi)核正常工作時(shí)的平均功耗；VPAD和IPAD分別是為內(nèi)核供電的I／O Pad正常條件下供電電壓和所能提供的最大電流，這里的VPAD即為芯片內(nèi)核的工作電壓VDD；k為調(diào)整因子，根據(jù)芯片的實(shí)際情況，最小取1～2，最大可取5～10。

在SMIC的0．18μm I／O單元說明文檔中，給出了電源／地單元結(jié)構(gòu)中的最小金屬寬度。PLVDD*和PLVSS*系列的最小金屬寬度為70 μm。根據(jù)所給出的最小金屬寬度，可以計(jì)算出相應(yīng)的I／O Pad可以提供多少電流，如式(2)所示：

式中：Cd是由工藝決定的電流密度上限。一般情況下，Metall到Meta15均為1．0 mA／μm，在銅工藝情況下，頂層金屬M(fèi)eta16在110℃為1．6 mA／μm。因此可得設(shè)計(jì)中所應(yīng)用的I／O單元可以提供70 mA的電流。

以75％的利用率中預(yù)跑后端設(shè)計(jì)的結(jié)果可得，芯片功耗為115．41mW，工作電壓為1．8V，代入式(1)可得，該電子系統(tǒng)認(rèn)證芯片所需的內(nèi)核供電Pad的數(shù)量為1對，給I／O單元供電的Pad數(shù)量也為1對，并且將兩者的地Pad短接，以使整個(gè)I／O單元的電源環(huán)有更好的ESD保護(hù)性能。

2．2．2 供電Pad位置的確定

供電Pad在芯片中可以起到很好的隔離干擾和降低噪聲的作用，在供電Pad的擺放上，可以考慮以下因素：

(1)將電源／地Pad放置在同時(shí)跳變的信號Pad中進(jìn)行隔離，防止信號相互干擾；

(2)最好能在時(shí)鐘信號Pad的兩端用地Pad隔離，從而屏蔽信號跳變對時(shí)鐘信號的干擾；

(3)為了保證整個(gè)芯片內(nèi)核電源網(wǎng)絡(luò)的供電均勻，減少電壓降和電遷移，將電源／地Pad均勻分布在芯片的四周；

(4)由于復(fù)位信號Pad容易受噪聲影響，可以利用電源／地Pad來減低噪聲；

(5)Pad的排布還需要考慮最終芯片的封裝，其排列要便于封裝時(shí)引線，盡量避免封裝時(shí)產(chǎn)生焊接線交叉，并要符合封裝的設(shè)計(jì)規(guī)則(如最小Pad間距、最大的拐角和最大的金線長度等)。(責(zé)任編輯：admin)